vhdl数字电路设计教程_vhdl硬件描述语言数字电路设计

2021-12-01 06:09:59

阅读 9843次标签：电路设计作者： anyi

利用硬件描述语言VHDL，数字电路系统可从系统行为级、寄存器传输级和门级三个不同层次进行设计，即上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接着，再用专用集成电路(ASIC)或现场可编程门阵列(FPGA)自动布局布线工具，把网表转换为要实现的具体电路布线结构。目前，这种高层次设计(highleveldesign)的方法已被广泛采用。据统计，目前在美国硅谷约有90%以上的ASI C和FPGA采用硬件描述语言进行设计。VHDL的应用已成为当今以及未来EDA解决方案的核心，而且是复杂数字电路设计的核心。
1、进程中的信号赋值语句，其信号更新是在进程的最后完成；
2、 CPLD和FPGA有什么差异？在实际应用中各有什么特点？
a) 差异：（1）CPLD：复杂可编程逻辑器件，FPGA：现场可变成门阵列；（2）CPLD：基于乘积项技术的确定型结构，FPGA：基于查找表技术的统计型结构;（3）CPLD：5500 ~ 50000门，FPGA：1K ~ 10M 门。
b) 实际应用中各自的特点：CPLD适用于逻辑密集型中小规模电路，编程数据不丢失，延迟固定，时序稳定； FPGA适用于数据密集型大规模电路，需用专用的 ROM 进行数据配置，布线灵活，但时序特性不稳定
3、端口模式 IN，OUT，BUFFER和INOUT各自的特点及OUT，BUFFER与INOUT的主要区别（p11）
4、 VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述器件的内部功能；
5、 3种数据对象为：常量、信号、变量。
各自的功能特点和使用场所：
a) 常量：代表电路中一个确定的数，如电源、地等。全局量，信号变量使用的地方都可用
b) 信号：代表电路中的某一条硬件连接线，包括输入、输出端口，信号赋值存在延迟。全局量，使用场所：architecture、package、entitiy。
c) 变量：代表电路设计中暂存某些值的载体。变量赋值不存在延迟。局部量，使用场所：process、function、procedure。
6、用VHDL编写的代码，variable和signal可以在同处声明，但作用不同的说法是错误的。
7、 VHDL代码中是不区分大小写。
8、对于状态机，状态机必须有复位信号输入，但可以没有时钟信号输入说法是不正确的。也即是说状态机可以没有复位信号，但必须有时钟信号。
9、已知A和Q均为BIT类型的信号，下面的代码片断：
ARCHITECTURE test OF test IS BEGIN
CASE A IS
WHEN '0' => Q <= '1'; WHEN '1' => Q <= '0';
END CASE ； END test ；
CASE语句属于顺序代码，因此应当存在于进程PROCESS内，而不应当这样。
10、下面的代码中，start为STD_LOGIC类型的信号，sum是INTEGER类型的信号：
PROCESS (start) BEGIN
FOR i IN 1 TO 9 LOOP
sum := sum + I;
if( navigator.userAgent.indexOf("MSIE 6.0") < 0 ){BAIDU_CLB_fillSlot( '920314' );}
END LOOP; END PROCESS;
因为sum是信号，其赋值符号应该由“:=”改为“<=”。
另附：VHDL的特点
VHDL语言主要用于描述数字系统的结构、行为、功能和接口，与其他硬件描述语言相比，VH DL语言有如下优越之处：
1、VHDL具有电路仿真与验证功能，可以保证设计的正确性，用户甚至不必编写如何测试相量便可以进行源代码级的调试，而且设计者可以非常方便地比较各种方案之间的可行性及其优劣，不需做任何实际的电路实验；
2、VHDL语言支持自上而下（Top Down）和基于库（LibraryBase ）的设计方法，还支持同步电路、异步电路、FPGA以及其他随机电路的设计；
3、VHDL语言可以与工艺无关编程；
4、VHDL语言具有多层次描述系统硬件功能的能力，可以从系统的数学模型直到门级电路，其高层次的行为描述可以与低层次的RTL描述和结构描述混合使用，还可以自定义数据类型，给编程人员带来较大的自由和方便；
5、VHDL语言标准、规范，易于共享和复用；
6、VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必关心最终设计实现的目标器件是什么。

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