零基础也能学好电路设计

    说到电路设计我觉得是一个非常复杂的一个内容，他涉及的方面很多很多，就想我们的人体结构一样，再加上电是一个比较危险的东西，要是你不是那么专业什么都不懂的话，我想还是有很大的危险性存在的。很多朋友都有这样的疑问，想学习电路设计但是却不知道应该从哪里下手，说自己学习过又好像什么都不知道，小编可以大声的告诉你，想要学习电路设计就一定要从最基本的概念开始，不管是什么只是他都是累积起来的要是基本的都没有学习好的话，那么想要了解更多更深的内容也不是那么容易的事情，今天小编就从概念上带大家一起去了解更多的电路设计的知识。

     1.什么是OC、OD

    集电极开路门(集电极开路OC或源极开路OD)。open-drain是漏极开路输出的意思,相当于集电极开路(open-collector)输出,即ttl中的集电极开路（oc）输出。一般用于线或、线与,也有的用于电流驱动。open-drain是对mos管而言,open-collector是对双极型管而言,在用法上没啥区别。开漏形式的电路设计有以下几个特点：

    a.利用外部电路的驱动能力,减少IC内部的驱动。或驱动比芯片电源电压高的负载.
    b.可以将多个开漏输出的Pin,连接到一条线上。通过一只上拉电阻,在不增加任何器件的情况下,形成“与逻辑”关系。这也是I2C,SMBus等总线判断总线占用状态的原理。如果作为图腾输出必须接上拉电阻。接容性负载时,下降延是芯片内的晶体管,是有源驱动,速度较快;上升延是无源的外接电阻,速度慢。如果要求速度高电阻选择要小,功耗会大。所以负载电阻的选择要兼顾功耗和速度。
    c.可以利用改变上拉电源的电压,改变传输电平。例如加上上拉电阻就可以提供TTL/CMOS电平输出等。
    d.开漏Pin不连接外部的上拉电阻,则只能输出低电平。一般来说,开漏是用来连接不同电平的器件,匹配电平用的。

    正常的CMOS输出级是上、下两个管子,把上面的管子去掉就是OPEN-DRAIN了。这种输出的主要目的有两个：电平转换和线与。由于漏级开路,所以后级电路必须接一上拉电阻,上拉电阻的电源电压就可以决定输出电平。这样你就可以进行任意电平的转换了。线与功能主要用于有多个电路对同一信号进行拉低操作的场合,如果本电路不想拉低,就输出高电平,因为OPEN-DRAIN上面的管子被拿掉,高电平是靠外接的上拉电阻实现的。（而正常的CMOS输出级,如果出现一个输出为高另外一个为低时,等于电源短路。）

    OPEN-DRAIN提供了灵活的输出方式,但是也有其弱点,就是带来上升沿的延时。因为上升沿是通过外接上拉无源电阻对负载充电,所以当电阻选择小时延时就小,但功耗大;反之延时大功耗小。所以如果对延时有要求,则建议用下降沿输出。

    2、FPGA与CPLD的异同点：

    a.逻辑单元的粒度不一样,设计灵活性不同。FPGA逻辑单元的粒度比CPLD小,因此设计更为灵活。
    b.FPGA芯片的逻辑门密度比CPLD芯片高

    不知道小编以上说的这些电路设计的基本知道大家有没有掌握，这个可以说都是一些比较入门的知识，要是大家想了解更多的内容的话，可以登录我们一品威客的网站，我们这里有很多优秀的设计人才，要是大家有问题的话，我们都会再第一时间帮助大家的。