loading请求处理中...
手机版 新型创意托付式服务平台 全国
VIP商铺十大特权×
新闻
中心
任务列表:
人才列表:
免费发布任务

普通自助发布 懒人一键发布 商城快速购买

高速数字电路设计各个环节分析

发布时间:2015-12-02 17:16:54     阅读次数:10739次    评论数:0次
    高速数字电路设计有包括信息品质,分布电路、阻抗的计算、电流开关噪声、电容摆设位置、隔线干扰、滤波电容与电感、电源层与接地层的隔离。数字电路设计若能从布局(Layout)阶段就谨慎的规画,测试时又对重要信号详细测量,如减少电源路径的阻抗,让信号线阻抗匹配,尽量让信号线之间的间距加大,尽量让信号线走直走短(除非有正时的考量)等等。
高速数字电路设计各个环节分析

信号品质
    比起模拟信号,数字信号对噪声的抵抗能力较强,只要电位水平在一定范围,就能正确判断出0与1。随着电路速度愈来愈快,信号品质愈来愈难以确保。信号的过高(Overshoot),过低(Undershoot)可能造成目标(Target)芯片的损坏 ,振铃波(Ring back)与矮化波(Runt)一旦使电位水平落入0与1之间的灰色地带,便可能造成0与1的误判。
阻抗不匹配


v 分布电路
    高速电路因操作频率的升高,波长相对变短。当波长与线路的长度接近到相近的数量级之内时,我们开始必须把信号当成电磁波的波动来看。如传输线原理,在信号上升(下降)缘的变化时间内,信号若未能传至彼端再反射回来,则需考虑电磁波的效应。以Pentium II时脉产生器的例子而言,它的上升时间约1ns,在6.98 inch。因此当线长超过3.49 inch时,不以传输线的角度来看待这条时脉信号线是不行的。


    信号的输出阻抗为ZG,负载为ZL,传输线特性组特性阻抗(Intrinsic Impedance)为Z0,则ZG=Z0=ZL便是阻抗匹配。 以负载端而言,当Z0=ZL,所有传输线上的能量与信号会完完全全的送至负载端;若不然,便会有部份的能量反射回输出端。


v 阻抗的计算
    在高频的情况下,电阻(R)与电导(G)的因素可被忽略,举例来说,一般的印而电路板,电感为500nH/m,电容为100pF/m,此时 Z0=√500nH/100pF=70.7 ohm。


v 电流开关噪声
    现代的芯片所耗的电流都十分惊人,因此在内部的功能或信号的开关之间,常引起电源的不稳定。而这种不稳定的问题,可分做两方面来谈 : 


    A. 因为开关的速度太快,使得在远方的电流供应器无法及时供给适当的能量。此时解决之道是在芯片旁边摆上电容来供应及时电流。


B. 因为芯片的电源或接地接脚有电感存在,因此在电流突然变化时,在接脚上将有压差在。在多条资料线从1变为0时,芯片组的接地脚上瞬间流过大量电流而造成的电位差。


    此时芯片组接地已不是0伏,而造成信号上出现隆起小丘的现象,称为触地反弹(Ground bounce)。其解决方式,是减少接脚的电感,如选择BGA这种接脚极短的包装;并在接地处多用几个贯穿孔连接到地,以并联减少电感。


v 电容摆设位置
    以时脉产生器的例子而言,其上升缘时间为1ns,此段时间内信号行进距离为5.43 inch。要能及时供应电源,一个大约的估算公式是L/12,亦即0.45 inch,或1.15 cm内的电容才能完全发挥作用。超过这个距离,则效用将会减弱。例如,距离成为两倍的2.3cm,电容的作用将只剩1/8。


v 隔线干扰(Cross Talk)
    有些讯号,尤其是固定周期讯号的时脉讯号(clock),带有强烈的高频成分。当它与其它的讯号线太靠近时,会将这些已达RF频率的能量传到其它的讯号上,带来EMI的困扰。尤其若是被感染的讯号线接往I/O的连接头时,这个问题就更加严重。


    隔线干扰对EMI而言,通常要求信号线对中心对信号线中心的距离,维持3倍信号线宽度的距离,称为3W法则。
3W法则可保持70%电场不互相干扰,若要达到98%的电场不互相干扰,可使用10W的间距。 


v 滤波电容与电感
    为了去除信号上高频成分对EMI的不良影响,工程师常在信号线上加上滤波用的电容与电感。通常而言,并联旁路电容可去除I/O连接头与信号线上的差动模式(differential-mode) RF 电流;串联电感则可以去除信号线上的共通模式(common-mode) RF电流。


    值得注意的是,这些滤波电容与电感除了滤去高频噪声外,也会滤去信号的高频部份,使得信号的上升时间与下降时间变慢。因此最大多数是应用在信号频率不高,但EMI问题最容易凸显的I/O信号线部份。


v 电源层与接地层的隔离(Isolation)
    由于电路板上有速度高的主总线,内存等等的线路,也有速度不快的传统I/O线路,因此常常将慢速的部份,尤其是会将噪声从I/O缆线带出的I/O部份与其它部份相隔离。


    常见的作法,是以至少50 mils宽的壕沟将两边的电源层与接地层相隔离,只留一小截的信道与主要的电源层和接地层连接。I/O信号线便从这信道的上方通过,以避免跨越壕沟增大电流回流圈的问题。


    高速数字电路设计可供从事电路设计与研发的工程技术人员参考,也可供高等院校自动化,电子等相关专业师生阅读
本文地址:http://www.epwk.com/meijie/183056.html
来源:一品威客,转载须经版权人书面授权并注明来源

编辑:蓝blue

小编介绍:蓝blue是一品威客资深小编,从事编辑工作多年,创作和整理了近万篇优质文章。如果您对“高速数字电路设计各个环节分析”有其它疑问或见解,可以联系蓝blue,共同探讨,相互学习,可以通过下面的方式与之联系。

擅长领域:包装设计 产品外观设计 图片编辑 文具设计 工业设计 礼品设计 机械设计 ppt设计

上一篇:高速数字电路设计重点 下一篇:已经没有下一篇

留言(0

↓展开留言
您需要 注册登录 后才能发表留言。

我们提供的,不仅仅是资讯。免费注册一品网会员,您可以——
  • 成为雇主 百万威客为您解决难题!

    多方案 低价格 价格由您定!

  • 成为威客 凭技能 ,赚取真金白银!

    威客时代,轻松赚钱,首选一品威客网!

相关任务推荐更多 >
VIP经验分享 | 赚钱故事
更多 >
22岁只身闯上海,他说:年轻就是要逼自己搏一搏 上海善出信息科技有限公司是一家集研发、销售、售后服务为一体的高新技术企业,公司先后在上海、武... [详细]
融入平台同发展 祺壹广告继续深耕线上市场 汕头祺壹广告设计有限公司从2008年底开始创立,从事LOGO设计、产品包装设计、企业宣传画册、宣传海... [详细]