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Verilog HDL数字钟设计
项目地区:广州市
任务圆满完成
需求描述:

任务需求1、正常走时功能。用七段数码分别显示时、分和秒,其中计时方式采用24进制计时方式,或12进制 ,有上午 (A) 和下午 (P) 指示。

               2、具有手动校准功能。用2个按键开关实现,一个为功能选择按键,另一个为校正数字输入按键,如第一次按功能键,电路处于校时状态,每按一次校正数字输入按键,则时的计数器加 1; 第二次按功能键,电路处于校分,每按一次校正数字输入按键,则分计数器加1;第三次按功能键,电路处于闹钟时位的设定,每按一次校正数字输入按键,则时的计数器加 1, 第四次按功能键, 闹钟分位的设定,每按一次校正数字输入按键,则分的计数器加 1,第五次按功能键,脱离校准状态 ,电路正常走时。注意:按键需要加防抖动。

              3、 具有整点报时功能。仿中央人民广播电台整点报时信号 , 从59分50秒起每隔2秒发出一次低音“嘟”信号,持续时间1秒,间隔时间1秒,连续5次;到达整点时 (00 分 00 秒)发一持续1秒的高音“哒”信号。

             4、具有可预置的闹钟功能, 闹铃持续响 1 分钟;预置闹钟时间的方式也用时钟校准的按键。

             5、开发板板载50MHZ有源晶振,芯片EPM240T100C5N,顶层文件用原理图,模块用Verilog HDL语言描述。附件为开发板相关资料。

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