最基本的数字电路设计流程

2021-12-01 16:19:12

阅读 9257次标签：电路设计作者：那年今日

数字电路设计也是分属于芯片中的一个方面，而芯片设计又分为模拟的和数字的，数字电路设计作为一种全面完整的系统，不论是设计的面积有多广，数字电路设计的目标就是将所有的功能都涵括在内，同时设计者也应该要考虑到成本安全性等方面，那么下面就来给大家说说数字电路设计的流程包含哪些?

最基本的数字电路设计流程

在系统级设计上，特别是很多数模混合电路中或对功耗有特别要求的电路中，还要有电压域的设计，不同模块之间，功能模块和接口之间可能都需要根据工艺条件，功耗要求设置不同的电压。

无论是时钟，还是电压，都可以通过控制开关来实现功耗的要求，时钟实现比较简单，在大部分电路中都可以实现这种时钟控制，电压控制一般是实现在集成有电源管理芯片的较大规模芯片上。但未来趋势是数字电路设计即使没有电源管理芯片，电压的gating也需要纳入考虑范围。

在SOC系统设计上，一个重要的环节是MCU 内核的选型，现在常用的内核一般是ARM, 较老的ARM7, Arm9等系列，较新的是三大系列cortex A , R, M, 具体的用途不做详细诉述，选定好后核需要根据需要进行设置，一般做硬件的人不需要对它的指令集了解太多，但是需要了解它的总线接口，数据总线，指令总线，以及存储系统的设计，一般需要安排ROM， RAM分别作为指令和数据存储器，由于ROM是不可更改的，一般也需要加入flash作为补丁程序写入地。也可能需要外部存储器或者DMA控制器来增加外部存储空间。地址的分配是按照功能需要来进行的，现在有很多工具如synopsys的DesignKits可以产生外部总线代码及进行地址分配。

第一步完成系统和功能定义后, 就要实施的就是RTL实现, RTL是专门描述硬件电路的工具语言, 有verilog和VHDL, RTL的特点就是硬件上的同时触发性,不同于软件的按顺序执行, 电路有时序逻辑和组合逻辑组成, 时序逻辑在物理构成上就是一些寄存器,这些寄存器受时钟控制, 寄存器代表了电路中数据或控制信号, 这些信号受时钟的驱动流动.组合逻辑是不受时钟控制的电路块, 组合逻辑顾名思义,通过一些信号的组合直接生成一些逻辑结果。

RTL设计中,一大问题是异步设计问题,异步数据的处理根据不同情况有很多方式, 最简单的,如果对异步的电平信号, 可以直接在新的时钟域中加2级寄存器来隔离,避免不定态的发生. 当如果对于总线的处理, 或者脉冲的处理, 则需要同步模块, 同步模快一般是指需要握手信号,就是前一级时钟告诉采样的时钟,信号ok了, 采样的第二个时钟再去采,采好后再告诉前一级时钟,我搞定了,那样前一级时钟就可以换数据或其他处理.

有一种情况就是前一级时钟太快, 造成第二级来不及,则需要加入FIFO作为隔离, 就是让那些数据先放好, 我在慢慢来取. 这个FIFO的设计涉及到读写地址的判断,写满或读空都需要做相应处理, 读写地址之间的判断只能在其中一个时钟域中进行, 这本身又涉及异步信号的处理问题,这一般用格雷玛解决, 或者有些地方直接可以判断地址高位, 这些方法的目的就是不能让地址在比较的时候不稳定.

RTL设计中时钟本身的设计问题也要注意, 我们在一个芯片中, 尽量把时钟产生电路放在一块,主要是从综合, DFT的角度去考虑的, 让这些时钟统一管理和约束。时钟的分频,切换也要专门处理,否则容易产生毛刺等事情。

RTL设计中还有很多需要注意的问题,比如可综合性, 还有要考虑到电路的面积, 以及响应速度等等, 这些问题是RTL coding的基础问题

以上给大家介绍的就是数字电路设计的流程了，在整个流程进行中，我们大家还需要注意一些实际性的问题，比如应该要考虑到数字电路设计的总体面积，数字电路设计的综合性和可比性，另外，设计师也应该要着重加强数字电路设计之后的响应速度，从而提升整个系统的运行功能，降低电路中的功耗。

下一篇：未来iOS开发掌舵者竟然是......... 简约风墨鱼形象logo设计请欣赏... 上一篇：